用于射频识别芯片的静电放电保护电路
发明专利申请公布后的视为撤回
摘要
本发明提出了一种基于CMOS工艺的应用于射频识别芯片的片上静电放电(ESD)保护电路，它由芯片上用于连接芯片外部天线的两个压点对芯片地的静电放电保护电路和芯片内部与压点直接或者间接连接的电路两部分构成，给出了电路结构与设计方法。射频识别芯片产品(卡或标签)的生产加工要经过芯片加工、测试与封装等一系列复杂的工序，在整个生产过程中ESD现象比较严重，因此芯片的片上ESD保护电路是保证芯片避免ESD失效的重要措施。本发明提出的ESD保护电路考虑了人体模型(HBM)、机器模型(MM)和充电器件模型(CDM)三种放电模型，同时也兼顾了ESD保护电路的有效性以及对工艺的不敏感性，是一种鲁棒性强的用于射频识别芯片的ESD保护电路。
基本信息
专利标题 ：
用于射频识别芯片的静电放电保护电路
专利标题（英）：
暂无
公开（公告）号 ：
CN1949509A
申请号 ：
CN200510112696.8
公开（公告）日 ：
2007-04-18
申请日 ：
2005-10-14
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
周建锁潘亮刘华茂叶茵
申请人 ：
北京中电华大电子设计有限责任公司
申请人地址 ：
100015北京市朝阳区高家园小区1号
代理机构 ：
代理人 ：
优先权 ：
CN200510112696.8
主分类号 ：
H01L27/02
IPC分类号 ：
H01L27/02 H01L23/60
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L27/00
由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27/02
包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
法律状态
2009-01-28 ：
发明专利申请公布后的视为撤回
2007-06-13 ：
实质审查的生效
2007-04-18 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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