用于总线验证的片上电路

发明专利申请公布后的视为撤回

摘要

本发明用于总线验证的片上电路描述了与验证总线关联的系统、方法、介质及其它实施例。一个示范系统实施例包括可操作地可连接到总线(590)的集成电路(500)，总线(590)可连接到配置成把一个或多个电信号驱动到总线(590)上的外部装置(580)。集成电路(500)可包括配置成接收来自总线(590)的电信号的测试序列的第一逻辑部件(520)、配置成产生与电信号的测试序列相关的电信号的校验序列的第二逻辑部件(540)、以及可操作地连接到第一逻辑部件(520)和第二逻辑部件(540)的比较逻辑部件(550)。比较逻辑部件(550)可配置成至少部分根据比较测试序列与校验序列来确定总线(590)是否正确地传送数据。

基本信息

专利标题：

用于总线验证的片上电路

专利标题（英）：

暂无

公开（公告）号：

CN101482843A

申请号：

CN200910003776.8

公开（公告）日：

2009-07-15

申请日：

2006-01-23

授权号：

暂无

授权日：

暂无

发明人：

D·A·谢尔洛克J·J·德赛C·J·陈

申请人：

惠普开发有限公司

申请人地址：

美国德克萨斯州

代理机构：

中国专利代理(香港)有限公司

代理人：

朱海煜

优先权：

CN200910003776.8

主分类号：

G06F11/267

IPC分类号：

G06F11/267 G01R31/02