本发明公开了一种硬件神经网络批归一化系统，包括级联的C层神经网络电路；第p层神经网络电路的输出控制电路与第p+1层神经网络电路中的权重区输入编码电路相连；p＝1,2,…,C‑1；第p层神经网络电路包括权重区输入编码电路、批归一化区输入编码电路、权重区突触单元、批归一化区突触单元、激活层电路和输出控制电路；通过将批归一化公式结合神经网络激活函数特点推导简化，采用批归一化区突触单元存储神经网络批归一化参数信息，将归一化过程对应为权重区突触单元的输出与神经网络批归一化参数信息按行进行加和的过程，使原本复杂的硬件功能适应存储器存算一体架构，大大简化了实现批归一化硬件功能的电路复杂度，能够以较低的电路面积消耗实现较高的网络精度。