本申请涉及半导体存储器件及其操作方法。根据本公开的实施方式，半导体存储器件包括：第一缓冲电路，适用于根据第一控制信号接收命令/地址信号以输出第一缓冲信号；第一设置/保持电路，适用于根据第二控制信号使第一缓冲信号延迟以输出内部命令/地址信号；命令解码器，适用于根据第三控制信号和内部时钟信号通过对内部命令/地址信号解码来生成多个内部信号；以及定时控制器，适用于使时钟使能信号延迟以生成第一至第三控制信号，并且控制第一至第三控制信号以在进入掉电模式时以第一顺序去激活，并且在退出掉电模式时以不同于第一顺序的第二顺序激活。