一种用于优化VDMOS加工工艺的方法
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摘要

本发明公开了一种用于优化VDMOS加工工艺的方法,该方法的最小光刻层数为4层,分别是有源区光刻、多晶硅光刻、接触孔光刻、金属层光刻;本发明利用多晶硅光刻同时定义栅极、场板图形、P‑body、N+注入图形,其中body注入图形包括结终端保护环结构。即利用多晶硅光刻同时进行有源区和结终端保护环的P注入形成P‑body,再进行N+注入,实现栅极、场板、P‑body、N+图形的定义;利用接触孔光刻先刻蚀一部分N+区形成N‑source,最后进行P+注入形成P‑body区的欧姆接触,实现N‑source、P‑body区欧姆接触图形的定义。本发明对现有VDMOS版图设计及加工工艺进行改进,将现有的六道光刻版VDMOS工艺降低为四道版,并保证了器件性能无明显退化,由此节省了两层光刻工艺,从而缩短工艺流程、降低工艺成本。

基本信息
专利标题 :
一种用于优化VDMOS加工工艺的方法
专利标题(英):
暂无
公开(公告)号 :
CN113363156A
申请号 :
CN202110596980.6
公开(公告)日 :
2021-09-07
申请日 :
2021-05-31
授权号 :
CN113363156B
授权日 :
2022-05-24
发明人 :
陈万军武国云许晓锐张波
申请人 :
电子科技大学
申请人地址 :
四川省成都市高新西区西源大道2006号
代理机构 :
成都点睛专利代理事务所(普通合伙)
代理人 :
孙一峰
优先权 :
CN202110596980.6
主分类号 :
H01L21/336
IPC分类号 :
H01L21/336  
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件;其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
H01L21/334
制造单极型器件的台阶式工艺
H01L21/335
场效应晶体管
H01L21/336
带有绝缘栅的
法律状态
2022-05-24 :
授权
2021-09-24 :
实质审查的生效
IPC(主分类) : H01L 21/336
申请日 : 20210531
2021-09-07 :
公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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