基于存算一体晶体管的布尔逻辑实现方法、单元及电路
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摘要
本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。
基本信息
专利标题 ：
基于存算一体晶体管的布尔逻辑实现方法、单元及电路
专利标题（英）：
暂无
公开（公告）号 ：
CN114024546A
申请号 ：
CN202210021493.1
公开（公告）日 ：
2022-02-08
申请日 ：
2022-01-10
授权号 ：
CN114024546B
授权日 ：
2022-05-10
发明人 ：
顾佳妮王国生陈冰玉虓金成吉韩根全
申请人 ：
之江实验室
申请人地址 ：
浙江省杭州市余杭区文一西路1818号人工智能小镇10号楼
代理机构 ：
杭州求是专利事务所有限公司
代理人 ：
邱启旺
优先权 ：
CN202210021493.1
主分类号 ：
H03K19/082
IPC分类号 ：
H03K19/082 H03K19/20 H03K19/21
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法律状态
2022-05-10 ：
授权
2022-02-25 ：
实质审查的生效
IPC(主分类) : H03K 19/082
申请日 : 20220110
申请日 : 20220110
2022-02-08 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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