本发明公开了一种三维忆阻器状态逻辑电路及或非或逻辑实现方法，目的是解决阵列面积开销、中层间信息无法流动的问题。三维忆阻器状态逻辑电路由六个忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极与CN相连，第二、第四、第六忆阻器的底电极与CN相连，串联电阻的一端与CN相连。实现或非或逻辑的方法是先确定输入忆阻器，对忆阻器进行初始化，然后确定输出忆阻器并将输入信息Y'存储；然后根据选择的输出忆阻器用不同的方法采用三维忆阻器状态逻辑实现或非或逻辑。本发明逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动，节省了完成逻辑计算需要的面积开销。