逻辑电路易测设计方法
被视为撤回的申请
摘要
本发明提供一种增设硬件的方法，使逻辑电路更容易测试并降低测试成本。可用于大规模和超大规模集成电路及插件板的易测设计。本发明提出在电路中增设“与”门，“或”门观测线和控制线来改善电路的可测性，然后再增设收集树、寄存器堆、和输出合并电路使观测线的可观测性和控制线的可控制性不降低，同时使所增加的硬件本身的易测性不低于增设硬件后整个电路的易测性，并且至多占用3条引出线。
基本信息
专利标题 ：
逻辑电路易测设计方法
专利标题（英）：
暂无
公开（公告）号 ：
CN85104808A
申请号 ：
CN85104808
公开（公告）日 ：
1986-07-16
申请日 ：
1985-06-24
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
朱昌衔
申请人 ：
朱昌衔
申请人地址 ：
北京市德胜门外苇子坑第十五研究所
代理机构 ：
机械工业部专利服务中心
代理人 ：
唐华
优先权 ：
CN85104808
主分类号 ：
G01R31/26
IPC分类号 ：
G01R31/26 G01R31/28
IPC结构图谱
G
G部——物理
G01
测量；测试
G01R
测量电变量；测量磁变量
G01R31/26
•单个半导体器件的测试
法律状态
1989-12-20 ：
被视为撤回的申请
1986-07-16 ：
公开
1985-11-10 ：
实质审查请求
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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