一种时钟信号延时电路

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摘要

本发明公开了一种时钟信号延时电路，在预设时钟信号的相位相较于初始时钟信号的相位的实际延时度数小于预设延时度数时，延时调控模块输出的驱动电压逐渐减小，使得缓冲器的延时作用逐渐增强，进而使得实际延时度数逐渐接近预设延时度数，当实际延时度数为预设延时度数时，延时调控模块输出的驱动电压停止变化。此时，各个缓冲器的输出端输出的时钟信号相较于初始时钟信号的延时度数与预设延时度数之间的数量关系是确定的。本发明能够将初始时钟信号进行延时生成延时时钟信号且不需要使用频率高于延时时钟信号的其他信号，易于实现。

基本信息

专利标题：

一种时钟信号延时电路

专利标题（英）：

暂无

公开（公告）号：

CN114172494A

申请号：

CN202210127556.1

公开（公告）日：

2022-03-11

申请日：

2022-02-11

授权号：

CN114172494B

授权日：

2022-05-17

发明人：

何力杨奕

申请人：

山东兆通微电子有限公司

申请人地址：

山东省济南市历城区洪家楼街道二环东路2277号金桥国际2-1105A5号

代理机构：

北京集佳知识产权代理有限公司

代理人：

钱湾湾

优先权：

CN202210127556.1

主分类号：

H03K5/134

IPC分类号：

H03K5/134