数字串行读出架构
实质审查的生效
摘要
描述了用于实施读出架构以支持大量数字位值的高速串行化读出的技术，诸如用于CMOS图像传感器应用中的高分辨率像素转换。例如，来自大量数字数据源(例如，计数器)的输出与读出架构的传输门耦合，并且传输门被顺序使能，从而一次一个地移入来自数据源的位数据。传输门被分组为门组。对于每个门组，实施例通过控制时钟和数据路径延迟成反比相关并确保所有门组的总路径延迟处于单个时钟周期内来寻求跨门组的平衡总路径延迟。一些实施例包括用于对路径延迟和数据总线电容进行进一步门组级控制的分区总线。
基本信息
专利标题 ：
数字串行读出架构
专利标题（英）：
暂无
公开（公告）号 ：
CN114531556A
申请号 ：
CN202210191862.1
公开（公告）日 ：
2022-05-24
申请日 ：
2022-02-28
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
穆罕默德·艾尔赛义德斯科特·D·威林厄姆
申请人 ：
深圳市汇顶科技股份有限公司
申请人地址 ：
广东省深圳市福田区保税区腾飞工业大厦B座13层
代理机构 ：
北京合智同创知识产权代理有限公司
代理人 ：
李杰
优先权 ：
CN202210191862.1
主分类号 ：
H04N5/374
IPC分类号 ：
H04N5/374 H04N5/378
法律状态
2022-06-10 ：
实质审查的生效
IPC(主分类) : H04N 5/374
申请日 : 20220228
申请日 : 20220228
2022-05-24 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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