本申请涉及一种用于联邦学习和隐私计算的FPGA加速器和芯片。FPGA加速器包括多个基础算子单元且每一个包括多级流水运算单元，每一级配置为从多种基础运算中选择一种且还配置为选择性地从上一级获得输入数据并发送计算结果给下一级。多个基础算子单元组成多个算子引擎，其每一个包括至少一个并行连接的基础算子单元并且该算子引擎的所有基础算子单元进行并行化计算。多个算子引擎组成至少一个算子引擎块，该至少一个算子引擎块的每一个包括以串并联方式组合的至少一个算子引擎。FPGA加速器通过该至少一个算子引擎块执行一个或者多个运算任务，其计算流程可展开为该多种基础运算的组合。如此具有改进的计算效率和适配性。