时钟生成电路和电荷耦合元件驱动电路
专利权的视为放弃
摘要
在缓冲器(BUFk)切换到输出(φka)时，通过使开关(Ska)断开、开关(Skb)接通来在时钟信号线(10－k)和电容器(C)之间进行充放电。例如，使φ1＝Vp之时钟信号线(10－1)的一部分电荷向电容器充电。接着，在从缓冲器(BUF2)施加Vp之前，上升的φ2通过使时钟信号线(10－2)从电容器(C)中充电而被提升到Vp和0之间的电位。缓冲器(BUF2)通过将剩余电压部分的电流供给到该时钟信号线(10－2)而能够实现φ2＝Vp。由此，在CCD驱动电路中，既可以确保电荷传输性能又可以降低耗电。
基本信息
专利标题 ：
时钟生成电路和电荷耦合元件驱动电路
专利标题（英）：
暂无
公开（公告）号 ：
CN1770828A
申请号 ：
CN200510108425.5
公开（公告）日 ：
2006-05-10
申请日 ：
2005-10-09
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
大桥雅昭
申请人 ：
三洋电机株式会社
申请人地址 ：
日本国大阪府
代理机构 ：
中科专利商标代理有限责任公司
代理人 ：
李香兰
优先权 ：
CN200510108425.5
主分类号 ：
H04N5/335
IPC分类号 ：
H04N5/335 H01L27/148 G09G3/20
法律状态
2010-03-17 ：
专利权的视为放弃
2006-07-05 ：
实质审查的生效
2006-05-10 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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