用于定制和ASIC设计的静态时序分析和动态仿真
授权
摘要
单个验证工具提供在统一环境下为全定制和ASIC设计二者既进行静态时序分析又进行动态仿真的能力。在各个实施例中，验证工具包括下述特征：(a)将静态时序分析工具和动态仿真工具结合到单个工具；(b)在存在电平敏感锁存器的情况下，为多相、多频、多周期电路执行有效的路径搜索；(c)为了时序特征化，自动识别电路结构，例如，复合门；(d)通过结合功能检查解决晶体管级的电路结构；(e)执行功能检查，以过滤掉失效路径并识别具有同步变化的输入端的门；(f)在过滤掉错误路径之后，在存在电平敏感锁存器的条件下，找到最大的工作频率；(g)通过利用与在spice类仿真器中实施的时域的非线性驱动器耦合的频域中的RLC部分的导纳矩阵和电压传输，解决串扰；(h)使用干扰源和受干扰者的输入端之间的关联性，以迭代地矀®定受干扰者的输出端上的切换时间。
基本信息
专利标题 ：
用于定制和ASIC设计的静态时序分析和动态仿真
专利标题（英）：
暂无
公开（公告）号 ：
CN101137990A
申请号 ：
CN200680008121.4
公开（公告）日 ：
2008-03-05
申请日 ：
2006-02-03
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
张卯中
申请人 ：
赛捷软件公司
申请人地址 ：
美国加利福尼亚
代理机构 ：
中国国际贸易促进委员会专利商标事务所
代理人 ：
马浩
优先权 ：
CN200680008121.4
主分类号 ：
G06F17/50
IPC分类号 ：
G06F17/50
法律状态
2012-05-30 ：
授权
2008-04-30 ：
实质审查的生效
2008-03-05 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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