本实用新型公开了一种减小脉宽调制系统编码误码率的逻辑电路，其特征在于D触发器的输入端与逻辑组合电路连接，该逻辑组合电路的第一输入端与CLK信号输入端连接，该逻辑组合电路的第二输入端与PWM DATA输入端连接，该逻辑组合电路的第一输出端与D触发器的时钟输入端连接，该逻辑组合电路的第二输出端与D触发器的复位输入端连接，该D触发器的数据输入端接固定电平，该D触发器的输出端与DATA OUT数据输出端连接。它利用与载波信号有一定周期及相位关系的时钟信号对调制后的编码进行时序逻辑操作，实现对调制后的编码整形及误码剔除的效果，大大增强脉宽编码调制系统的抗干扰能力，提高编码传输的质量，降低信号解调以后的失真度。