本发明公开了一种用于二值化神经网络的加速器结构及循环展开方法，针对权值为1bit，特征值为n bit的硬件加速器结构，本发明包括加速器的硬件结构设计和针对二值化神经网络优化的循环展开结构和权值、特征值在SRAM中的存放顺序。硬件结构包括权值、特征值存储SRAM，专用卷积计算模块和加法树单元。专用卷积模块设计了新的卷积计算方式，加法树保证了数据的流水线运行。本发明使用的循环展开方式与累加器配合可以让加速器拥有非常好的可扩展性，可以根据网络复杂程度和硬件资源自由决定块K的大小，而不用改变电路的控制逻辑。配合此循环展开方式本发明还提出了一种权值和特征值的存放顺序，来简化存取逻辑。