本公开的各实施例涉及神经网络加速器框架中的可重新配置硬件缓冲器。一种卷积加速器框架(CAF)具有包括一个或多个卷积加速器的多个处理电路、可配置为存储可变数目的输入数据通道的数据的可重新配置硬件缓冲器、以及耦合到多个处理电路的流开关。可重新配置硬件缓冲器具有存储器和控制电路系统。可变数目的输入数据通道的数目与执行时期相关联。在执行时期的处理期间，流开关在多个处理电路中的处理电路与可重新配置硬件缓冲器之间对可变数目的输入数据通道的数据进行流传输。可重新配置硬件缓冲器的控制电路系统将存储器配置为存储可变数目的输入数据通道的数据，该配置包括将存储器的一部分分配给可变数目的输入数据通道中的每个输入数据通道。