本申请实施例公开了一种基于FPGA的AI加速器优化系统和方法，涉及芯片领域，AI加速器包括指令解析单元、乘加计算单元、数据缓存单元以及通用运算单元；指令解析单元分别与乘加计算单元、数据缓存单元和通用运算单元互联，组成并行网络结构，且解析单元采用串行处理策略；乘加计算单元负责接收输入数据，进行卷积神经网络的卷积计算和算数计算，乘加计算单元是FPGA芯片中卷积计算和算数计算的最小逻辑资源组合；通用运算单元用于对乘加计算单元的计算结果进行卷积后处理和图像处理运算，通用运算单元是FPGA芯片中卷积后处理和图像处理运算的最小资源组合。本方案可以减小AI加速器占用FPGA芯片逻辑资源，提高资源的利用率。