一种减小FPGA芯片静态功耗的系统架构
实质审查的生效
摘要
本申请公开了一种减小FPGA芯片静态功耗的系统架构，涉及芯片领域，FPGA芯片包含最小逻辑资源块、IO管脚和功率控制网络；功率控制网络将最小逻辑资源块之间的逻辑器件互相连接，用于控制最小逻辑资源块的供电；功率控制网络与FPGA芯片的控制电源连接，并根据接收的控制信号控制控制电源对最小逻辑资源块的供电。本发明通过在FPGA芯片内部布局功率控制网络，以此达到对最小逻辑资源块的供电控制，对未布局和未使用的逻辑资源断开供电，减小静态功耗。
基本信息
专利标题 ：
一种减小FPGA芯片静态功耗的系统架构
专利标题（英）：
暂无
公开（公告）号 ：
CN114386353A
申请号 ：
CN202210041827.1
公开（公告）日 ：
2022-04-22
申请日 ：
2022-01-14
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
余友志
申请人 ：
深存科技（无锡）有限公司
申请人地址 ：
江苏省无锡市新吴区弘毅路10号金乾座401、402室
代理机构 ：
无锡市汇诚永信专利代理事务所(普通合伙)
代理人 ：
郭慧
优先权 ：
CN202210041827.1
主分类号 ：
G06F30/343
IPC分类号 ：
G06F30/343 G06F30/347 G06F119/06
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/343
逻辑层面
法律状态
2022-05-10 ：
实质审查的生效
IPC(主分类) : G06F 30/343
申请日 : 20220114
申请日 : 20220114
2022-04-22 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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