本申请实施例提供一种芯片的时钟设计方法、芯片、装置及相关设备，其中方法包括：设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；以及设计所述多个功能时钟与所述多个功能模块的对应关系，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。本申请实施例能够减少芯片中异步时钟的数量，降低异步时钟对于芯片的性能、功耗和面积带来的负面影响。进一步的，本申请实施例还可保障信号的时序约束正确性，以及实现跨时钟信号处理的优化。