本公开涉及基于锁存器的支持可测性设计的电路以及芯片测试方法。提供一种基于锁存器的支持可测性设计的电路，能够在工作模式或测试模式下工作，包括时钟模块，配置为在测试模式下提供测试时钟信号；以及计算单元，包括至少一个锁存器链，每个锁存器链包括：串联耦接的多个锁存器，其中：在测试模式下，多个锁存器被划分为串联耦接的若干个锁存器对，在每个锁存器对中，第一锁存器和第二锁存器分别基于测试时钟信号的彼此不同的第一信号电平和第二信号电平进行锁存，以及至少一个多路选择器，每个多路选择器的输出端耦接到相应的一个第一锁存器对的输入端，并且与该第一锁存器对共同构成电路的支持可测性设计的扫描链的至少一部分。