本实用新型公开了一种反卷积硬件加速电路，包括输入缓冲模块、权重缓冲模块、输入扩展模块、可配置脉动乘加模块、输出缓冲模块和控制模块；所述输入扩展模块包括输入FIFO存储器和参数FIFO存储器；所述控制模块分别连接输入缓冲模块、权重缓冲模块、可配置脉动乘加模块和输出缓冲模块的输入端，所述控制模块连接参数FIFO存储器的输入端；所述输入缓冲模块的输出端连接输入FIFO存储器的输入端，所述输入扩展模块的输出端连接可配置脉动乘加模块输入端一，所述权重缓冲模块的输出端连接可配置脉动乘加模块输入端二，可配置脉动乘加模块的输出端连接输出缓冲模块的输入端。使得反卷积等新算法在端上的部署与运行得到更可靠的保证。