一种对Verilog HDL进行行为仿真的方法
实质审查的生效
摘要
本发明公开了一种对Verilog HDL进行行为仿真的方法，包括获取当前仿真时刻的5个事件队列，检测队列A是否为空，若不为空，依次执行队列A中事件的处理函数；检查队列B是否为空，如果不为空，依次执行队列B中事件的处理函数；检查队列C是否为空，如果不为空，依次执行队列C中事件的处理函数；检查队列B是否为空，如果为空，检查队列D是否为空，如果不为空，依次执行队列D中事件的处理函数；检查队列B是否为空，如果为空，检查队列D是否为空，如果为空，检查是否触发了系统函数，如果触发了，依次执行队列E被触发的系统函数，完成当前仿真时刻的队列。在保证与verilog标准语义一致的前提下，更容易使用编程语言实现。
基本信息
专利标题 ：
一种对Verilog HDL进行行为仿真的方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114528793A
申请号 ：
CN202210427569.0
公开（公告）日 ：
2022-05-24
申请日 ：
2022-04-22
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
王彦鹏李立谢辉
申请人 ：
湖南泛联新安信息科技有限公司
申请人地址 ：
湖南省长沙市开福区伍家岭街道栖凤路486号凯乐微谷商务中心1栋1710、1711房
代理机构 ：
长沙市护航专利代理事务所(特殊普通合伙)
代理人 ：
张洁
优先权 ：
CN202210427569.0
主分类号 ：
G06F30/3308
IPC分类号 ：
G06F30/3308
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/3308
使用模拟
法律状态
2022-06-10 ：
实质审查的生效
IPC(主分类) : G06F 30/3308
申请日 : 20220422
申请日 : 20220422
2022-05-24 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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