静电放电防护架构以及半导体晶片

授权

摘要

本发明提供一种静电放电防护架构以及半导体晶片，所述静电放电防护架构，包括基底、埋藏层、第一高压阱区、第二高压阱区、第一场区、第一掺杂区以及第二掺杂区。埋藏层是设置于基底中。第一高压阱区是覆盖埋藏层。第二高压阱区，覆盖埋藏层，并且与第一高压阱区有实体接触，且第一高压阱区与第二高压阱区具有相反的导电型态。第一场区，从第一高压阱区的内部伸至第二高压阱区。第一掺杂区，设置于第一高压阱区中，并且与第一场区有实体接触。第二掺杂区，设置于第二高压阱区中，并且与第一场区有实体接触，其中第一掺杂区与第二掺杂区是分别与第二高压阱区具有相同导电型态的杂质执行高掺杂。本发明受到ESD压力时不会降级。

基本信息

专利标题：

静电放电防护架构以及半导体晶片

专利标题（英）：

暂无

公开（公告）号：

CN1913148A

申请号：

CN200610003144.8

公开（公告）日：

2007-02-14

申请日：

2006-02-16

授权号：

暂无

授权日：

暂无

发明人：

李建兴钟于彰

申请人：

台湾积体电路制造股份有限公司

申请人地址：

台湾省新竹科学工业园区新竹市力行六路八号

代理机构：

北京林达刘知识产权代理事务所

代理人：

刘新宇

优先权：

CN200610003144.8

主分类号：

H01L23/60

IPC分类号：

H01L23/60 H01L29/73