本实用新型涉及一种积层芯片，在陶瓷芯片本体的内埋入垂直排列的数层银制线圈，各银制线圈以薄片状上下层及柱状中间层串联圈绕形成，且该陶瓷芯片本体外端一体烧结有银电极，该银制线圈利用二端的银电极向外导通；由此，以往容易产生的寄生效应、杂散能量能运用垂直积层的银制线圈降低或排除，此外，本实用新型排列银制线圈的层数增加仅会增加占用水平方向的空间，不会造成电路板厚度加厚(不占用垂直方向的空间)，而垂直积层排列银制线圈的方式更能降低杂散电容，故本实用新型的电感性能较佳。