本发明公开了一种基于忆阻器的混合逻辑乘累加电路，该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器；输入数据通过数据缓存器输入，所述数据缓存器连接到忆阻器阵列，将缓存数据输入至忆阻器阵列中；忆阻器阵列的输出连接到移位器，移位器连接有时钟信号以及多个加法器，移位器移位之后的结果输入到加法器，通过加法器与寄存器的原数据相加，将结果重新存入寄存器中。本发明通过忆阻器和CMOS电路的结合，既实现了数据存储，又完成了逻辑运算；结合本发明上述电路，不仅可以减少面积，还能降低功耗并实现存算一体化。