一种使得芯片布局线长最小化的方法
实质审查的生效
摘要
本发明涉及芯片布局图嵌入技术领域，且公开了一种使得芯片布局线长最小化的方法，包括以下步骤：S1、芯片的常用结构为线性阵列、网格，使用图G(V,E)来表示互连网络，其中V是顶点集，表示通信节点；E是边集，表示物理链路，通过分析立方体连通圈(Cube‑Connected Cycles，CCC)的结构特点，按照一定规律对其节点进行编码，分别找到CCC与线性阵列、网格结构的顶点及边的映射关系，最终使得在线性阵列及网格中，能以最小线长嵌入一个n维的立方体连接圈(CCC(k,n)，k≥n)；后期求得该嵌入之后的线长，这将有效降低网络中的通信延迟，提高处理器的利用率，对互连网络设计、网络性能的定量分析和评估有重要的理论指导及实际应用价值。
基本信息
专利标题 ：
一种使得芯片布局线长最小化的方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114266216A
申请号 ：
CN202111002016.2
公开（公告）日 ：
2022-04-01
申请日 ：
2021-08-30
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
韩志杰付银赟李杰杜晓玉
申请人 ：
河南大学
申请人地址 ：
河南省开封市龙亭区金明大道北段河南大学金明校区
代理机构 ：
北京索邦智慧专利代理有限公司
代理人 ：
李思奇
优先权 ：
CN202111002016.2
主分类号 ：
G06F30/392
IPC分类号 ：
G06F30/392 G06F30/394
IPC结构图谱
G
G部——物理
G06
计算；推算或计数
G06F
电数字数据处理
G06F30/392
平面规划或布局，例如,分区或放置
法律状态
2022-04-19 ：
实质审查的生效
IPC(主分类) : G06F 30/392
申请日 : 20210830
申请日 : 20210830
2022-04-01 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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