本发明公开了一种针对集成电路设计的建模验证及代码生成方法，包括：将需求设计文档中的功能划分为不同的VerilogHDL语句模块，所述VerilogHDL语句模块包括顶层模块和底层模块；根据所述顶层模块和底层模块的内部功能以及端口，将顶层模块代码、底层模块代码、顶层模块端口号以及底层模块端口号分别填入对应的模块表内；验证所述模块表内代码是否符合可综合模型原则；验证所述模块表内代码的语法结构和逻辑结构；填入所述模块表内代码所需实现功能，对所述可综合模型原则进行功能验证；对符合可综合模型原则、语法结构、逻辑结构、功能验证的代码转换为可使用的VerilogHDL代码。本发明保证了代码实现阶段符合可综合模型原则，减少代码实现错误及功能逻辑错误。