减小FinFET器件寄生电容的方法
实质审查的生效
摘要

本发明提供一种减小FinFET器件寄生电容的方法,提供衬底,衬底上形成有外延层,在外延层上形成伪栅,在伪栅的侧壁形成侧墙;提供设定值,在衬底形成覆盖伪栅和侧墙的第一牺牲层,第一牺牲层在侧墙的厚度为设定值,对衬底进行退火;去除第一牺牲层,在侧墙的外壁形成硬质掩膜层;在衬底形成第二牺牲层,第一牺牲层在硬质掩膜层上的厚度为设定值,对轻掺杂漏进行重掺杂,之后对衬底进行退火;去除第二牺牲层,在衬底淀积覆盖伪栅、侧墙和硬质掩膜层的层间介质层,研磨层间介质层使得伪栅裸露;去除伪栅和侧墙后形成金属栅。本发明使得器件性能不会下降,栅极到源极和漏极的重叠电容会大大降低,提高了器件的性能。

基本信息
专利标题 :
减小FinFET器件寄生电容的方法
专利标题(英):
暂无
公开(公告)号 :
CN114512405A
申请号 :
CN202210097278.X
公开(公告)日 :
2022-05-17
申请日 :
2022-01-27
授权号 :
暂无
授权日 :
暂无
发明人 :
翁文寅
申请人 :
上海华力集成电路制造有限公司
申请人地址 :
上海市浦东新区良腾路6号
代理机构 :
上海浦一知识产权代理有限公司
代理人 :
刘昌荣
优先权 :
CN202210097278.X
主分类号 :
H01L21/336
IPC分类号 :
H01L21/336  H01L21/28  
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件;其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体,如掺杂材料
H01L21/334
制造单极型器件的台阶式工艺
H01L21/335
场效应晶体管
H01L21/336
带有绝缘栅的
法律状态
2022-06-03 :
实质审查的生效
IPC(主分类) : H01L 21/336
申请日 : 20220127
2022-05-17 :
公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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