集成电路和电路
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摘要
本公开涉及比较器中折叠共源共栅级的输出的集成电路和电路。例如，一种比较器，包括具有正和负输出的折叠共源共栅级。折叠共源共栅级包括：共模电压调节电路，包括分别位于每个输出与共模节点之间的电阻元件。补偿电路被配置为调节输出上的电压之间的差，并且被配置为在两个电阻元件中生成恒定且连续的补偿电流。滞后电路被配置为偏移输出上的电压，并且在两个电阻元件中生成滞后电流。
基本信息
专利标题 ：
集成电路和电路
专利标题（英）：
暂无
公开（公告）号 ：
暂无
申请号 ：
CN201920995898.9
公开（公告）日 ：
暂无
申请日 ：
2019-06-28
授权号 ：
CN210137307U
授权日 ：
2020-03-10
发明人 ：
Y·若利V·比内
申请人 ：
意法半导体(鲁塞)公司
申请人地址 ：
法国鲁塞
代理机构 ：
北京市金杜律师事务所
代理人 ：
王茂华
优先权 ：
CN201920995898.9
主分类号 ：
H03K5/24
IPC分类号 ：
H03K5/24
法律状态
2020-03-10 ：
授权
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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