大规模半导体逻辑器件
专利权的终止未缴年费专利权终止
摘要
多相位时钟信号从时钟信号输入针通过至少三级缓冲电路传送到分散在芯片上的大量负载电路。第一级缓冲电路设置在输入针附近，而第二级缓冲电路设置在芯片的中心部分。在接连的两级缓冲电路之间进行等长度布线，并且对应于各相位的某级缓冲电路中的每一个连接相同数目的后级缓冲电路、以便提供相同的电阻和电容。还在末级缓冲电路与对应的负载电路之间进行等长度布线，并且每个末级缓冲电路连接相同数目的负载电路。这样，在从输入针到各相位下的负载电路的各时钟信号通路中形成相等的时间延迟。
基本信息
专利标题 ：
大规模半导体逻辑器件
专利标题（英）：
暂无
公开（公告）号 ：
CN88100886A
申请号 ：
CN88100886.9
公开（公告）日 ：
1988-09-07
申请日 ：
1988-02-15
授权号 ：
CN1009520B
授权日 ：
1990-09-05
发明人 ：
山际明岡部年宏
申请人 ：
株式会社日立制作所
申请人地址 ：
日本东京都
代理机构 ：
中国专利代理有限公司
代理人 ：
何耀煌
优先权 ：
CN88100886.9
主分类号 ：
H03K19/096
IPC分类号 ：
H03K19/096 H03K17/28 H01L27/06 H01L21/82
相关图片
法律状态
2005-04-20 ：
专利权的终止未缴年费专利权终止
2002-04-24 ：
其他有关事项
1991-05-22 ：
授权
1990-09-05 ：
审定
1988-07-27 ：
实质审查请求
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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