DRAM叠层封装、DIMM以及半导体制造方法

专利权的终止

摘要

目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。

基本信息

专利标题：

DRAM叠层封装、DIMM以及半导体制造方法

专利标题（英）：

暂无

公开（公告）号：

CN1845250A

申请号：

CN200610056976.6

公开（公告）日：

2006-10-11

申请日：

2006-03-07

授权号：

暂无

授权日：

暂无

发明人：

其田佑次菊池修司平野克典安生一郎片桐光昭

申请人：

株式会社日立制作所;尔必达存储器股份有限公司

申请人地址：

日本东京都

代理机构：

北京银龙知识产权代理有限公司

代理人：

许静

优先权：

CN200610056976.6

主分类号：

G11C7/10

IPC分类号：

G11C7/10

IPC结构图谱

G部——物理

G11

信息存储

G11C

静态存储器

G11C7/10

输入/输出数据接口装置，例如：I/O数据控制电路、I/O数据缓冲器

法律状态

2017-04-19 ：

专利权的终止

未缴年费专利权终止号牌文件类型代码 : 1605
号牌文件序号 : 101715159295
IPC(主分类) : G11C 7/10
专利号 : ZL2006100569766
申请日 : 20060307
授权公告日 : 20091230
终止日期 : 20160307

2009-12-30 ：

授权

2006-12-06 ：

实质审查的生效

2006-10-11 ：

公开

注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。

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