通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区
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摘要
本申请涉及“通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区”。本发明是对换置源‑漏CMOS晶体管工艺的补充。处理工序可包括用一组设备在衬底材料中蚀刻一凹槽，然后在另一组设备中进行淀积。公开了一种在不暴露于空气的条件下、在同一反应器中进行蚀刻及后续淀积的方法。相对于“异处”蚀刻技术，用于交换源‑漏应用的“原处”蚀刻源‑漏凹槽具有若干优点。晶体管驱动电流通过下列方式获得了提高：(1)当蚀刻中表面暴露于空气时，消除硅‑外延层界面的污染，以及(2)精确控制蚀刻凹槽的形状。淀积可通过包括选择性和非选择性方法的多种工艺来完成。在等厚淀积中，还提出了一种避免性能临界区中的非晶态淀积的方法。
基本信息
专利标题 ：
通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区
专利标题（英）：
暂无
公开（公告）号 ：
CN105895531A
申请号 ：
CN201610281969.X
公开（公告）日 ：
2016-08-24
申请日 ：
2006-01-04
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
A.墨菲G.格拉斯A.韦斯特迈尔M.哈滕多夫J.万克
申请人 ：
英特尔公司
申请人地址 ：
美国加利福尼亚州
代理机构 ：
中国专利代理(香港)有限公司
代理人 ：
朱海煜
优先权 ：
CN201610281969.X
主分类号 ：
H01L21/336
IPC分类号 ：
H01L21/336 H01L21/02
相关图片
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体，如掺杂材料
H01L21/334
制造单极型器件的台阶式工艺
H01L21/335
场效应晶体管
H01L21/336
带有绝缘栅的
法律状态
2020-03-10 ：
授权
2016-09-21 ：
实质审查的生效
号牌文件序号 : 101679354686
IPC(主分类) : H01L 21/336
专利申请号 : 201610281969X
申请日 : 20060104
号牌文件类型代码 : 1604
IPC(主分类) : H01L 21/336
专利申请号 : 201610281969X
申请日 : 20060104
号牌文件类型代码 : 1604
2016-08-24 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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