一种半导体衬底的沟槽栅蚀刻方法及器件
实质审查的生效
摘要
本发明公开了一种半导体衬底的沟槽栅蚀刻方法,包含:步骤一,在衬底的表面上形成掩模;步骤二,使用变压器耦合等离子体穿过掩模朝向衬底的内部蚀刻成沟槽,其中,控制变压器耦合等离子体的射频功率为5‑7kW;步骤三,去除掩模;步骤四,对衬底进行表面蚀刻;以及步骤五,对衬底和沟槽进行表面处理。该方法在确保良品率的情况下降低了每个晶圆沟槽的蚀刻时间,有效提高了生产率。本发明同时提供一种使用该方法制备的半导体器件。
基本信息
专利标题 :
一种半导体衬底的沟槽栅蚀刻方法及器件
专利标题(英):
暂无
公开(公告)号 :
CN114512541A
申请号 :
CN202011285829.2
公开(公告)日 :
2022-05-17
申请日 :
2020-11-17
授权号 :
暂无
授权日 :
暂无
发明人 :
高新立石新欢
申请人 :
和舰芯片制造(苏州)股份有限公司
申请人地址 :
江苏省苏州市苏州工业园区星华街333号
代理机构 :
北京连和连知识产权代理有限公司
代理人 :
刘小峰
优先权 :
CN202011285829.2
主分类号 :
H01L29/423
IPC分类号 :
H01L29/423 H01L21/3065
法律状态
2022-06-03 :
实质审查的生效
IPC(主分类) : H01L 29/423
申请日 : 20201117
申请日 : 20201117
2022-05-17 :
公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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