芯片与封装基板的布局数据集合的整合式检错方法及系统
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摘要
一种芯片布局数据集合与封装基板布局数据集合的整合式检错方法及系统。封装基板布局数据集合从第一格式被转换成第二格式，其中芯片布局数据集合以该第二格式呈现。合并属第二格式的上述芯片布局数据集合及上述封装基板布局数据集合，成为合并数据集合。接着再检查上述合并数据集合有无错误或违反设计规则。本发明的优点包含更快速的单芯片系统制造、较少的LVS及DRC错误以及较便宜的制造成本。
基本信息
专利标题 ：
芯片与封装基板的布局数据集合的整合式检错方法及系统
专利标题（英）：
暂无
公开（公告）号 ：
CN1848122A
申请号 ：
CN200610074135.8
公开（公告）日 ：
2006-10-18
申请日 ：
2006-03-24
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
郑嘉麟吴易杰张仕承陈国寅
申请人 ：
台湾积体电路制造股份有限公司
申请人地址 ：
中国台湾新竹市
代理机构 ：
隆天国际知识产权代理有限公司
代理人 ：
王玉双
优先权 ：
CN200610074135.8
主分类号 ：
G06F17/50
IPC分类号 ：
G06F17/50
法律状态
2010-05-12 ：
授权
2006-12-13 ：
实质审查的生效
2006-10-18 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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