增强型分离栅沟槽MOS器件及其制造方法
实质审查的生效
摘要
一种增强型分离栅沟槽MOS器件及其制造方法，其制造方法包括对基底进行刻蚀，形成第一深度沟槽，在该第一深度沟槽底部进行离子注入工艺，在该第一深度沟槽底部的外周形成增强区，沿该第一深度沟槽的底部继续刻蚀，形成第二深度沟槽，该第一深度沟槽与该第一深度沟槽共同形成分离栅沟槽，在该分离栅沟槽中形成屏蔽栅以及控制栅，其中，该屏蔽栅的顶部高于该增强区，由于在屏蔽栅的顶部的周围增加一道离子注入，改变了这个位置的外延浓度，从而增强了该处的电场，达到了增加击穿电压的作用，因此，相同的击穿电压下，本发明实施例中的增强型SGT结构MOS器件可以获得更低的比导通电阻。
基本信息
专利标题 ：
增强型分离栅沟槽MOS器件及其制造方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114420565A
申请号 ：
CN202210308276.0
公开（公告）日 ：
2022-04-29
申请日 ：
2022-03-28
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
袁秉荣陈佳旅王海强何昌蒋礼聪
申请人 ：
深圳市美浦森半导体有限公司
申请人地址 ：
广东省深圳市南山区招商街道水湾社区太子路22号金融中心大厦1601
代理机构 ：
深圳鼎合诚知识产权代理有限公司
代理人 ：
郭燕
优先权 ：
CN202210308276.0
主分类号 ：
H01L21/336
IPC分类号 ：
H01L21/336 H01L29/06 H01L29/78
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体，如掺杂材料
H01L21/334
制造单极型器件的台阶式工艺
H01L21/335
场效应晶体管
H01L21/336
带有绝缘栅的
法律状态
2022-05-20 ：
实质审查的生效
IPC(主分类) : H01L 21/336
申请日 : 20220328
申请日 : 20220328
2022-04-29 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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