半导体芯片埋入基板的结构及制法
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摘要
本发明是一种半导体芯片埋入基板的结构及制法，该制法是在一承载板的第一及第二表面设置有第一及第二开口，并使该第一开口部分区域与第二开口相互贯通，将至少一半导体芯片接置在第一开口底部，充填粘着材料于该第一及第二开口中，及半导体芯片与承载板间之间隙，包覆该半导体芯片；又在该承载板及半导体芯片上形成一介电层，且在该介电层上形成线路层及在该介电层中形成导电结构，使该线路层借由该导电结构电性连接到半导体芯片；本发明的半导体芯片埋入基板的结构及制法使粘着材料能够有效地分布及充填在半导体芯片周围，包覆住半导体芯片，避免在半导体芯片周围产生孔洞影响后续制程，有效保护该半导体芯片，提升后续制程质量及可靠性。
基本信息
专利标题 ：
半导体芯片埋入基板的结构及制法
专利标题（英）：
暂无
公开（公告）号 ：
CN1971864A
申请号 ：
CN200510125907.1
公开（公告）日 ：
2007-05-30
申请日 ：
2005-11-25
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
许诗滨
申请人 ：
全懋精密科技股份有限公司
申请人地址 ：
台湾省新竹市
代理机构 ：
北京纪凯知识产权代理有限公司
代理人 ：
程伟
优先权 ：
CN200510125907.1
主分类号 ：
H01L21/50
IPC分类号 ：
H01L21/50 H01L21/56 H01L23/31 H01L23/488
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层
H01L21/50
应用H01L21/06至H01L21/326中的任一小组都不包含的方法或设备组装半导体器件的
法律状态
2008-08-13 ：
授权
2007-07-25 ：
实质审查的生效
2007-05-30 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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