半导体装置和半导体装置的制造方法
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摘要
提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ‑MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。
基本信息
专利标题 ：
半导体装置和半导体装置的制造方法
专利标题（英）：
暂无
公开（公告）号 ：
CN107819025A
申请号 ：
CN201710604962.1
公开（公告）日 ：
2018-03-20
申请日 ：
2017-07-24
授权号 ：
CN107819025B
授权日 ：
2022-05-17
发明人 ：
前田凉坂田敏明竹野入俊司
申请人 ：
富士电机株式会社
申请人地址 ：
日本神奈川县川崎市
代理机构 ：
北京铭硕知识产权代理有限公司
代理人 ：
杨敏
优先权 ：
CN201710604962.1
主分类号 ：
H01L29/06
IPC分类号 ：
H01L29/06 H01L29/78 H01L21/336
法律状态
2022-05-17 ：
授权
2019-06-21 ：
实质审查的生效
IPC(主分类) : H01L 29/06
申请日 : 20170724
申请日 : 20170724
2018-03-20 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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