半导体结构及其制造方法
授权
摘要
一种半导体结构及其制造方法，所述制造方法包括：提供基底，所述基底部分表面上具有伪栅，所述伪栅两侧的基底内具有源漏掺杂区，且所述基底表面还形成有介质层，所述介质层覆盖伪栅侧壁；在所述源漏掺杂区上形成贯穿所述介质层厚度的凹槽；形成填充满凹槽的牺牲层；在形成牺牲层之后，去除伪栅，形成开口；在开口底部形成栅介质层；在栅介质层表面形成填充满开口的金属栅；去除牺牲层，形成通孔，所述通孔露出所述源漏掺杂区表面；形成填充满通孔的导电层。本发明能够防止栅介质层内陷阱电荷累积，从而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。
基本信息
专利标题 ：
半导体结构及其制造方法
专利标题（英）：
暂无
公开（公告）号 ：
CN109962018A
申请号 ：
CN201711422966.4
公开（公告）日 ：
2019-07-02
申请日 ：
2017-12-25
授权号 ：
CN109962018B
授权日 ：
2022-05-13
发明人 ：
周飞
申请人 ：
中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请人地址 ：
上海市浦东新区张江路18号
代理机构 ：
北京集佳知识产权代理有限公司
代理人 ：
高磊
优先权 ：
CN201711422966.4
主分类号 ：
H01L21/336
IPC分类号 ：
H01L21/336 H01L29/78
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体，如掺杂材料
H01L21/334
制造单极型器件的台阶式工艺
H01L21/335
场效应晶体管
H01L21/336
带有绝缘栅的
法律状态
2022-05-13 ：
授权
2019-07-26 ：
实质审查的生效
IPC(主分类) : H01L 21/336
申请日 : 20171225
申请日 : 20171225
2019-07-02 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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