沟槽式金属氧化物半导体肖特基势垒晶体管制备方法
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摘要
本发明涉及一种TMBS制备方法，包括：提供半导体结构，半导体结构包括硅衬底和形成于硅衬底表面的氧化硅层，氧化硅层上定义有刻蚀窗口；刻蚀氧化硅层形成工艺孔，刻蚀步骤包括：步骤A：将半导体结构置于反应腔内；步骤B：充入第一刻蚀气体并调节射频功率为第一功率，对氧化硅层进行刻蚀，第一功率大于400W；步骤C：在氧化硅层被全部刻蚀前，调节射频功率为第二功率，对氧化硅层继续刻蚀，直至氧化硅层被完全刻蚀形成工艺孔，第二功率小于第一功率；刻蚀工艺孔下方的硅衬底并形成TMBS。上述制备方法，将氧化硅层的刻蚀分为两个阶段且在第二阶段降低射频功率，从而减小对硅表面的损伤，得到的TMBS性能较好。
基本信息
专利标题 ：
沟槽式金属氧化物半导体肖特基势垒晶体管制备方法
专利标题（英）：
暂无
公开（公告）号 ：
CN110890277A
申请号 ：
CN201811044717.0
公开（公告）日 ：
2020-03-17
申请日 ：
2018-09-07
授权号 ：
CN110890277B
授权日 ：
2022-05-10
发明人 ：
王晓日冒义祥周俊芳
申请人 ：
无锡华润上华科技有限公司
申请人地址 ：
江苏省无锡市国家高新技术产业开发区新洲路8号
代理机构 ：
广州华进联合专利商标代理有限公司
代理人 ：
吴平
优先权 ：
CN201811044717.0
主分类号 ：
H01L21/311
IPC分类号 ：
H01L21/311 H01L21/67 H01L21/329
相关图片
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体，如掺杂材料
H01L21/30
用H01L21/20至H01L21/26各组不包含的方法或设备处理半导体材料的
H01L21/31
在半导体材料上形成绝缘层的，例如用于掩膜的或应用光刻技术的；以及这些层的后处理；这些层的材料的选择
H01L21/3105
后处理
H01L21/311
绝缘层的刻蚀
法律状态
2022-05-10 ：
授权
2020-04-10 ：
实质审查的生效
IPC(主分类) : H01L 21/311
申请日 : 20180907
申请日 : 20180907
2020-03-17 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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1、
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