CMOS集成工艺BJT结构及其制造方法
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摘要
本发明公开了一种CMOS集成工艺BJT结构，包括：硅衬底上并列排布的P阱和N阱，P阱和N阱临界处形成有第一浅沟槽隔离，P阱中形成有第二浅沟槽隔离，第一和第二浅沟槽隔离之间的P阱中形成有第一P+掺杂区，第一浅沟槽隔旁侧的N阱中形成有第一N+掺杂区，第二浅沟槽隔离另一侧的P阱中形成有第二N+掺杂区，第二N+掺杂区上形成有并列的第一电极和金属硅化物阻挡层，第一P+掺杂区上形成有第二电极，第一N+掺杂区上形成有第三电极；在源漏区离子注入工艺前沉积平坦层，进行源漏区离子注入，沉积金属硅化物阻挡层并进行金属硅化物阻挡层刻蚀，形成第一电极～第三电极。本发明还公开了CMOS集成工艺BJT制造方法。本发明能提高晶体管电流增益均一性，能实现电流增益的精准调节。
基本信息
专利标题 ：
CMOS集成工艺BJT结构及其制造方法
专利标题（英）：
暂无
公开（公告）号 ：
CN109545849A
申请号 ：
CN201811516579.1
公开（公告）日 ：
2019-03-29
申请日 ：
2018-12-12
授权号 ：
CN109545849B
授权日 ：
2022-05-27
发明人 ：
张真刘巍
申请人 ：
上海华力集成电路制造有限公司
申请人地址 ：
上海市浦东新区中国（上海）自由贸易试验区康桥东路298号1幢1060室
代理机构 ：
上海浦一知识产权代理有限公司
代理人 ：
焦天雷
优先权 ：
CN201811516579.1
主分类号 ：
H01L29/735
IPC分类号 ：
H01L29/735 H01L21/331 C23C16/34 C23C16/455
法律状态
2022-05-27 ：
授权
2019-04-23 ：
实质审查的生效
IPC(主分类) : H01L 29/735
申请日 : 20181212
申请日 : 20181212
2019-03-29 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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