制造半导体器件的方法
公开
摘要
本公开涉及制造半导体器件的方法。在电路区域中的SOI衬底的半导体层上形成第一MISFET，并且在TEG区域中的SOI衬底的半导体层上形成第二MISFET，第二MISFET构成用于VC检查的TEG。分别地，形成层间绝缘膜，在层间绝缘膜中形成接触孔，并且在接触孔中形成插塞。在TEG区域中，插塞包括电连接到以下两者的插塞：构成SOI衬底的半导体衬底以及构成SOI衬底的半导体层。
基本信息
专利标题 ：
制造半导体器件的方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114361101A
申请号 ：
CN202111056707.0
公开（公告）日 ：
2022-04-15
申请日 ：
2021-09-09
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
吉田哲也富泽友博
申请人 ：
瑞萨电子株式会社
申请人地址 ：
日本东京都
代理机构 ：
北京市金杜律师事务所
代理人 ：
罗利娜
优先权 ：
CN202111056707.0
主分类号 ：
H01L21/768
IPC分类号 ：
H01L21/768 H01L21/66
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/70
由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L21/71
限定在组H01L21／70中的器件的特殊部件的制造
H01L21/768
利用互连在器件中的分离元件间传输电流
法律状态
2022-04-15 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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