一种制造沟槽MOSFET的方法
实质审查的生效
摘要
本发明实施例公开了一种制造沟槽MOSFET的方法，包括：对半导体基底生长一层热氧化层、沉积硬掩膜以及刻蚀形成从半导体上表面延伸至其内部的沟槽；于沟槽内形成侧氧化层；于沟槽注入硬掩膜；在沟槽中形成覆盖沟槽的底部和下部侧壁的屏蔽导体；将热氧化层去除；进行湿法刻蚀，以去除侧氧化层；于沟槽上方沉积氧化层；刻蚀氧化层,使氧化层的上表面低于屏蔽导体的上表面；于沟槽内、氧化层上方生成栅介质层和栅极导体，栅介质层位于沟槽的上部侧壁，且将栅极导体与半导体基底隔开；以及于半导体基底形成体区、源区以及漏极电极。本发明通过改善了多晶栅形貌，进而优化器件的质量因子。
基本信息
专利标题 ：
一种制造沟槽MOSFET的方法
专利标题（英）：
暂无
公开（公告）号 ：
CN114496762A
申请号 ：
CN202210380606.7
公开（公告）日 ：
2022-05-13
申请日 ：
2022-04-13
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
王加坤姚兆铭
申请人 ：
杭州芯迈半导体技术有限公司
申请人地址 ：
浙江省杭州市滨江区西兴街道联慧街6号1-1201
代理机构 ：
上海光华专利事务所(普通合伙)
代理人 ：
丁俊萍
优先权 ：
CN202210380606.7
主分类号 ：
H01L21/28
IPC分类号 ：
H01L21/28 H01L21/336
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件；其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层
H01L21/18
器件有由周期表Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体，如掺杂材料
H01L21/28
用H01L21/20至H01L21/268各组不包含的方法或设备在半导体材料上制造电极的
法律状态
2022-05-31 ：
实质审查的生效
IPC(主分类) : H01L 21/28
申请日 : 20220413
申请日 : 20220413
2022-05-13 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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