配线电路基板及其制造方法
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摘要
为了提供端子部和外部端子的连接可靠性有所提高、且可确保高生产率及低成本化的配线电路基板及该配线电路基板的制造方法，在绝缘基底层(2)上同时形成含有与电子零部件(21)的外部端子(22)连接用的端子部(6)的导体图案(3)和判定有无因绝缘覆盖层(4)的形成而形成的阻碍端子部(6)与外部端子(22)的连接的阻碍部分(23)的判定标记(8)后，形成绝缘覆盖层(4)使形成端子部(6)及判定标记(8)露出的开口部(7)，并覆盖导体图案(3)。然后，以从绝缘覆盖层(4)的开口部(7)露出的判定标记(8)为基准，判定阻碍部分(23)的有无。
基本信息
专利标题 ：
配线电路基板及其制造方法
专利标题（英）：
暂无
公开（公告）号 ：
CN1819746A
申请号 ：
CN200610004340.7
公开（公告）日 ：
2006-08-16
申请日 ：
2006-01-25
授权号 ：
暂无
授权日 ：
暂无
发明人 ：
高吉勇一市川和志内藤俊树
申请人 ：
日东电工株式会社
申请人地址 ：
日本大阪府
代理机构 ：
上海专利商标事务所有限公司
代理人 ：
沈昭坤
优先权 ：
CN200610004340.7
主分类号 ：
H05K3/28
IPC分类号 ：
H05K3/28
法律状态
2010-09-08 ：
授权
2008-01-16 ：
实质审查的生效
2006-08-16 ：
公开
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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