一种裸芯片的堆叠方法
实质审查的生效
摘要

本发明公开了一种裸芯片的堆叠方法,根据上层芯片宽度,制作略窄于上层芯片宽度的叠层基柱,并且基柱总厚度高于下层键合丝高度,保证下层键合丝的可靠性。采用绝缘胶或导电胶完成叠层基柱的粘接。叠层基柱可采用陶瓷、铝等能保证粘接强度,且重量较轻的封装体内常见材料,以避免过分增加封装体重量和造成封装体内二次污染;上层为两边键合点芯片(包含两边中心键合点芯片和两边边缘键合点芯片),制作宽等于上层芯片,长能保证搭接在叠层基柱上的基板。本发明所采用的材料成本低,加工简单,且适合多种芯片叠层,也适合多层芯片的叠层,使得模块的组装密度大于等于200%,模块体积减小。并且本发明能够兼容裸芯片焊接、粘片、压焊、封装等工序工艺。

基本信息
专利标题 :
一种裸芯片的堆叠方法
专利标题(英):
暂无
公开(公告)号 :
CN114496813A
申请号 :
CN202210082509.X
公开(公告)日 :
2022-05-13
申请日 :
2022-01-24
授权号 :
暂无
授权日 :
暂无
发明人 :
李晗郭清军王超
申请人 :
西安微电子技术研究所
申请人地址 :
陕西省西安市雁塔区太白南路198号
代理机构 :
西安通大专利代理有限责任公司
代理人 :
王艾华
优先权 :
CN202210082509.X
主分类号 :
H01L21/50
IPC分类号 :
H01L21/50  H01L21/60  
IPC结构图谱
H
H部——电学
H01
基本电气元件
H01L
半导体器件;其他类目中不包括的电固体器件
H01L21/00
专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21/02
半导体器件或其部件的制造或处理
H01L21/04
至少具有一个跃变势垒或表面势垒的器件,例如PN结、耗尽层、载体集结层
H01L21/50
应用H01L21/06至H01L21/326中的任一小组都不包含的方法或设备组装半导体器件的
法律状态
2022-05-31 :
实质审查的生效
IPC(主分类) : H01L 21/50
申请日 : 20220124
2022-05-13 :
公开
注:本法律状态信息仅供参考,即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
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